2006年12月15日

   2006年9月18日,英特尔公司和美国加州大学圣芭芭拉分校(UCSB)的研究人员宣布,他们成功研发了世界上首个采用标准硅工艺制造的电力混合硅激光器(Hybrid Silicon Laser)。这项技术突破标志着用于未来计算机和数据中心的低成本、高带宽硅光子学设备产业化的最后障碍之一已经被解决。硅激光芯片不仅可以极大的降低成本,传输速度也要比现在普通用于电脑的电缆快。

  研究人员已经能够将磷化铟(Indium Phosphide)的发光属性和硅的光路由能力整合到单一混合芯片中。当给磷化铟施加电压的时候,光进入硅片的波导(waveguide),产生持续的激光束,这种激光束可驱动其他的硅光子器件。这种基于硅片的激光技术可使光子学更广泛地应用于计算机中,因为采用大规模硅基制造技术能够大幅度降低成本。

英特尔混合硅激光芯片

  “这一技术使未来的计算机内部可采用低成本、万亿比特(TB)量级的光学‘数据通路’(data pipes),并使高性能计算应用迎来新时代,”英特尔公司光子学技术实验室总监马里奥•潘尼西亚(Mario Paniccia)指出。“尽管离商品化仍有很长距离,但我们相信数十个、甚至数百个混合硅激光器会和其它硅光子学部件一起,被集成到单一硅基芯片上去。”

  “我们和英特尔公司的研究项目,充分体现了产业和学术界可以通过合作来推动科学技术的发展,”美国加州大学圣芭芭拉分校电气和计算机工程学教授约翰•鲍尔斯(John Bowers)指出,“通过结合美国加州大学圣芭芭拉分校在磷化铟方面的专业能力和英特尔公司在硅光子方面的专业能力,我们已研发出基于键合方法的一种新结构激光器,它能够用于晶圆级、半晶圆级和芯片级的应用,同时这也是将大规模的光学器件集成到一个硅平台上的一种可能的解决方案。这是开始低成本大批量生产高集成度硅光子芯片的标志。”

技术细节

  硅被广泛用于数码电子产品的大批量生产,也用于光的路由、探测、调制和放大,但它并不能有效发光。另一方面,基于磷化铟的激光器被普遍用于电信设备,但需要逐一进行组合和校准。这相对于计算机产业大批量、低成本的制造需求,仍显得过于昂贵和费时。

  混合硅激光含有独特设计,当硅波导容纳和控制激光时,其采用的磷化铟材料可以产生光并把它扩大。制造这种设备的关键是用低温的氧等离子体(带电荷的氧气)在这两种材料表面都形成一层薄氧化膜(大约25个原子的厚度)。

  当加热的同时在材料两侧加压,两种材料上的氧化膜就像玻璃粘合剂一样熔合,从而将两种材料熔合到一个单一芯片中。给磷化铟施加电压,它产生的光会通过这层像玻璃粘合剂一样的氧化膜进入硅片中的波导。波导容纳并控制光,形成混合硅激光。波导的设计对混合硅激光器的性能和激光的波长至关重要。欲知混合硅激光器的更多信息,请访问http://www.intel.com/research/platform/sp/hybridlaser.htm

  今天的发布,建立在英特尔公司另一个长期研究项目的成就之上,即采用标准硅制造工艺来“硅化(siliconize)”光子学器件。2004年,英特尔研究人员首次展示了带宽超过1GHz的硅激光调制器,比此前硅基调制记录快了近50倍。2005年,英特尔公司研究人员首次演示了硅可用来放大外部光源、利用拉曼效应(Raman effect)产生连续的片上激光(laser-on-a-chip)光波。

资料来源:中关村在线

2006年9月18日
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2006年12月14日

   近日,IBM、三星、英飞凌和特许半导体4家产业大鳄联合宣布成功试产45nm工艺的集成电路,并开始向客户供货。同时,这4家公司已经开始向公司提供设计套件来生产45nm工艺产品。

  在一份联合声明中,上述4家公司宣布这种45nm电路在IBM位于美国纽约East Fishkill的12英寸晶圆厂研制并最终完成。

IBM 45nm原型芯片

  据了解,45nm工艺电路包括标准库单元电路、IO元件和嵌入式存储电路。

资料来源:北方网

2006年9月2日

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         从处理器的发展来看,从最初的几百个晶体管发展到现在动辄几千万个晶体管来说已经相当可怕了,不过为什么现在的CPU还是这么大呢?随着生产工艺的进步,CPU应该是越租做越小?可为什么现在CPU好像尺寸并没有减少多少,那么是什么原因呢?是厂商不愿意让CPU变得更小?当然实际上这些猜测都是错误的,CPU厂商很希望把CPU的集成度进一步提高,同样也需要把CPU做得更小,但是因为现在的生产工艺还达不到这个要求。

   当然从实际上的研究范畴来看,如果把CPU厂商的技术潜能综合起来看的化,那么其还是有很高的潜力可以挖的,目前Intel已经成功的实现了0.65微米的制程,虽然现在还没有办法进行量产,因为在没有成熟掌握一种制程之前,如果采用这种制程那么良品率是相当的低,因此单位成本就会增加许多。

  当然,我们关心的电脑处理器市场也是如此,只是这里的产品会在性能和售价上有些不平衡,不过这也是由于处理器制造商产生的巨大和成功的市场引起的。也正是因为这样,Intel在其处理器改进上的投入往往达到3亿美元或是更多。

  在市场上还存在这各种销售计划和市场周期,以及摩尔定律。各种经济和市场的因素以及特别的摩尔定律才是推动整个处理器工业不断进步的动力。顺便说一句,摩尔定律起初只是简单观察的结果,不过却由Intel不断扩充和执行下以及成为他们最喜欢的方式,同时也是这家技术水平高、生产潜力大的企业的最有利可图的模式。此外,摩尔定律如此轻易的实现对业界并不是什么好事。工程师们也就不再担心不同处理单元的有效功能,只要给相应的单元加入足够多的晶体管就可以了。从现在的情况开来,摩尔定律将会在某一天失去作用,已经有人认识到了这一点,并开始谈论如何对处理器架构进行彻底的改进。这是一件令人高兴的事。

  当然,如果我们要谈论电脑中央处理器的制造技术,我们就必须从Intel开始。目前Intel具有全球最大的生产规模(25家工厂,至少其中10家是做CPU的),同时也是制造技术最先进的厂商。我们将在后面的文章中进行详谈,现在还是从基础的部分开始。

  CPU继续发展的方向

  目前存在着两种泄漏电流:首先是门泄漏,这是电子的一种自发运动,由负极的硅底板通过管道流向正极的门;其次是通过晶体管通道的硅底板进行的电子自发从负极流向正极的运动。这个被称作亚阈泄漏或是关状态泄漏(也就是说当晶体管处于“关”的状态下,也会进行一些工作)。这两者都需要提高门电压以及驱动电流来进行补偿。这种情况自然的能量消耗以及发热量都有负面的影响。

  现在让我们回顾以下场效应晶体管中的一个部分–在门和通道之间的绝缘二氧化硅(silicon dioxide)薄层。这个薄层的作用就相当于一个电子屏障,用途也就是防止门泄漏。很显然,这个层越是厚,其阻止泄漏的效果就越好。不过还要考虑它在通道中的影响,如果我们想要缩短通道(也就是减小晶体管体积),就必须减少这个层。在过去的10年中,这个薄层的厚度已经逐渐达到整个通道长度的1/45。目前,处理器厂商们正在做的是使这个层越来越薄,而不顾随之增加的门泄漏。不过这个方式也有它的限度,Intel的技术员说这个薄层的最小厚度是2.3纳米,低于这个厚度,门泄漏将变得相当巨大。

  到目前为止,处理器厂商还没有对亚阈泄漏做什么工作,不过这一情况很快就要改变了。操作电流和门操作时间是标志晶体管性能的两个主要参数,而亚阈泄漏对两者有不小的影响。为了保证晶体管的性能,厂商们不得不提高驱动电流来得到想要的结果。

  在所有的解决方案中,SOI(Silicon on Insulator,绝缘层上覆硅)看上去最有前景。关键很其实现很简单:晶体管通过一个更厚的绝缘层从硅晶元中分离出来。这样做具有很多优点:首先,这样在晶体管通道中就不会再有不受控制的电子运动,也就不会对晶体管电子特性有什么影响;其次,在将阈值电压加载到门电路上后,驱动电流出现前通道电离的时间间隔也减小了,也就是硕,晶体管“开”和“关”状态的切换性能提高了,这可是晶体管性能的第二大关键性能参数;同时在速度不变的情况下,我们可以也可以降低阈值电压,或是同时提高性能和降低电压。举个例子来说,如果阈值电压保持不变,性能可以提高30%,那么如果我们将频率保持不变而将注意力集中在节能性上,那么我们也可以节省大约50%的能耗。此外,在晶体管本身可以处理各种错误时(比如空间例子进入通道进行电离),通道的特性也变得容易预计了。现在,即使一些进入了绝缘层下的晶元中,他们也不能对晶体管的工作产生什么影响。而SOI不足在于必须减小晶体管漏极/源区域的深度,而这将导致晶体管阻抗的升高。同时,SOI技术也意味着晶体管的成本提高了10%。

  Intel:巨人再次保持领先

  从现在来看,Intel主要采用的还是0.13微米(130纳米)的制程,晶体管门长度大约为60纳米,Intel是通过波长为248和193纳米的紫外光刻术完成的(193纳米波长用在芯片的关键点上),对于0.13微米工艺来说,Intel似乎还没有完全掌握300mm晶圆的制造工艺,很多时候还是使用了200mm晶圆,未来Intel打算把300mm晶圆主要使用在90纳米的芯片制造上,由于Intel拥有最多的晶园制造厂,那么Intel无疑可以从中获得大量的利润和设备更新时间,因为只有其中1-2家厂会使用最先进的生产技术。

   比如,同样使用0.13微米的制程在200mm的晶圆上可以生产大约179个处理器核心,而使用300mm的晶圆可以制造大约427个处理器核心,300mm直径的晶圆的面积是200mm直径晶圆的2.25倍,出产的处理器个数却是后者的2.385倍,并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少,因此这种成倍的生产率提高显然是所有芯片生产商所喜欢的。

  不过,还有些基本的事情和晶园的直径无关。在处理器上,到处使用的都是六层的阴极真空喷射导体(sputtered conductors),而它们都是由铜制成的。好像是从90年代早期开始,铝就逐渐被放弃了。还有就是Intel的最新款处理器使用的也还是FCPGA封装。在使用了90纳米技术后,我们将在今后看到一些改变,不过不会那么明显。Intel宣布他们将保持目前3/4的产品不变,也就是在300mm晶园上采用130纳米技术。这很好理解,Intel的大多数工厂都需要更新设备了。

90纳米的晶体管(上)和流行感冒病毒的比较

  晶体管的结构也将有所改变。不过不是在数量上–通道的长度将从60nm下降到50nm,而其他东西则保持不变。实际上其他的东西都是由通道长度决定的,不论是晶体管的速度还是大小。为了保证有利因素发挥同时减小负面因素,Intel会在应变硅(Strained silicon )以及新型的铜和含碳二氧化硅互连的低温介电体上使用开始使用90纳米技术。这个氧化物薄层非常的薄,仅有1.2纳米厚,完全符合上面提到的厚度为通道长度的1/45,却超过了Intel自己宣称的2.3纳米的极限值。Intel如果继续使用二氧化硅的话,那么他们就必须找到提供绝缘性的方法,也许是通过压缩晶格来实现。

  应变硅的使用目的和二氧化硅层相反,它是作为电子的屏蔽出现的,在其下的通道则是电子由发射端到接受端的路径,电流越高,电子运动就越容易,速度也越快。通道一般是用硅制成的,不过在使用应变硅之后,就需要将原子拉长,那么电子在通过稀疏的原子格时遇到的阻抗就大大下降。Intel宣称只需将硅原子拉长1%,就可以提高10-20%的电流速度,而成本只增加了2%。

   

  

   90纳米制程的另一件相关事宜就是七层金属(铜)导体,这种设计可以在生产上亿个晶体管的处理器(比如Prescott)时提供更高的灵活性。这种设计没有什么好说的了,Intel在这方面已经落后了,当他们在0.13微米制程上使用6层技术时,其他厂商已经使用7层技术了;而当Intel准备好使用7层时,IBM已经开始了8层技术。

虽然只有6层,但还是非常复杂

  我们知道当晶体管的尺寸不断减小而处理器上集成的晶体管又越来越多的时候,连接这些晶体管的金属线路就更加重要了。特别是金属线路的容量直接影响信息传送的速度。在90纳米制程上,Intel推出了新的绝缘含碳的二氧化硅来取代氟化硅酸盐玻璃,并同时表示这可以增加18%的内部互连效率。

  Prescott处理器是目前唯一将采用90纳米工艺的产品,在此之前Intel曾经在SRAM使用过这种技术,通过90纳米技术,Intel创造了一个新记录,其将一个6个晶体管的SRAM单元做在了1平方微米的面积中。这样一个52Mb的10×11mm芯片就可以包含3.3亿个晶体管,是奔腾4处理器的7倍。因此,具备8Mb L2缓存的Prescott处理器面积仅为16平方毫米(4×4mm)。

创造记录的SRAM

  在未来Intel会怎样继续反展下去呢?首先,他们一定会榨干硅晶体管的最后一分“油水”,将其称作Terahertz晶体管(Terahertz就是1THz,也就是1000GHz)。目前Intel已经做出了15纳米晶体管的样品,很显然这种晶体管将带来巨大的功耗、发热量和电流泄漏,如果没有什么技术改进就毫无实用价值。

  做出TeraHertz晶体管首先需要使用不同的原料,因为他们决定了晶体管的基本特性。二氧化硅做为门和通道之间的绝缘层已经不适合,而需要用到Intel称为高k门电介质(High K gate Dielectric)的材料。这种材料对电子泄漏的阻隔效果是二氧化硅的10000倍。

  第二个关键是称为耗尽型衬底晶体管(depleted substrate transistor,DST)的技术,实际上就是SOI技术的变形。Intel一直对SOI技术抱着怀疑的态度,如果没有什么重要的理由他们是不会使用这项技术的。Intel认为使用完全耗尽的通道没有任何好处,这个通道会变得非常的小,大约10纳米左右,这是很难制造的,同时也因为发射端和接受端的距离减小急剧提高了外接晶体管的阻抗。

  因此DST技术就被推出了,相比SOI技术其做了一些改动来消除它的主要缺点,通道非常的短,同时也做了完全贫化处理。在一定的控制下驱动电流可以立即在门(晶体管门)通过,并不会电离在绝缘层下通道的任何部分。另外,这样也可以表现出虚拟通道增长的效果,从而体现出浮点晶体管的特性。

  不过这只相当于在一个通常的SOI晶体管上使用了完全耗尽通道,主要的问题仍然是外接晶体管陡然增加的阻抗上。所以,Intel不会让通道的长度影响到DST晶体管上的漏极和接受端的长度。Intel通过降低关状态电压有效的将产品工作电压降到了1.0V以下,并表示可以在2010年达到0.6V。

   上面技术的两项技术,高k门电介质和耗尽型衬底晶体管就是为了适应Intel的Terehertz晶体管而开发的,Intel宣称其可以做出32纳米的晶体管(15nm的通道长度),0.75V电压和1THz运行频率。不过Intel在晶体管领域的创新还不止与此,他们还在90年代后期开始研究三门晶体管。

  在微电子上大约有35年时间没有改变晶体管结构了:一个控制电极以及连接电极可以让电子从一个转到另一个电极上。这种晶体管实际上是二维的平面结构。Intel在数年前就开始研究三维晶体管了,也就是在晶体管上做出多个通道和门极。就像三门晶体管名字中那样,Intel会在一个晶体管中使用三个通道。

  我们已经对传统的晶体管架构缺陷做了一定的阐述。实际上,工程师们一直花费大量的时间来对抗泄漏,现在他们有了新的选择。三门晶体管是个什么样子呢?首先,它是真正三维的产品,门极和发射极以及接受端组成一个十字交叉:发射极和接受极被门极分割,交汇点上由普通的氧化物相互隔离。

  这样晶体管就可以在三个维度中工作:门电子束的截面是一个矩形,顶端和两侧都是门电极。普通的晶体管的投影上则只在顶端有一个门电极,也就需要更多的时间在通道上切换充电状态以改变晶体管的开光状态,同时也需要更高的电压。

     

  不过这还仅仅是个开始。门电子束中当然可以和不止一个发射、接受极交叉,就像下面的图中所示。如果我们有6个输出口(三个接收、三个发送),那么我们在保持和传统晶体管同样的驱动电流情况下,输入的电压就只有原来的1/3;或者可以说我们在三倍的驱动电流下可以得到相同的输入电压。这样可以提高20%的效率。

   

  三门晶体管粗看起来在每个方面都超过了传统晶体管,他们可以通过同样的设备和技术制造,从某些角度看来甚至更容易制造。比如说,三门晶体管的高效性降低了对通道长度的要求(2-3倍)。不过这项技术目前还停留在实验室阶段,有望在2010年前开始实际制造。

  当然,制造这样小的晶体管当然需要更为先进的光刻术来支持。电路光刻也就是将晶体管印到硅晶元的表面上去。目前,Intel正要走出过渡期。他们目前还在用旧的248纳米设备来制造90纳米的芯片,当然有些关键部位是由193纳米设备完成的(大约占20%)。在完成了向193纳米设备的过渡之后,Intel就可以轻松一下了,因为直倒65纳米晶体管的时候这个技术依旧可以使用。

  在此之后,EUV(Extreme Ultraviolet,极端远紫外光)光刻技术将开始被使用倒,这种设备使用的是13.4纳米的波长。Intel、AMD、Motorola以及美国三个国家级重点实验室联手合作,于1997年成立EUVL联盟。在2001年,这种技术首次展现了自己的实力,其可以制造50纳米的部件。当然,人们不会就此停止,在2010年前,30纳米的晶体管很可能成为现实。Intel希望在2005年开始使用EUV技术,那个时候他们也将可能开始使用45nm制程来制造芯片了。

  EUV系统

   在使用上述的技术克服可能出现的困难之后,Intel还要面对一个问题:芯片封装。芯片没有经过恰当的封装就会无法提供对核心的保护、提供正确的电源供应以及及时散发热量,没有封装好的芯片就无法稳定的工作,更加不能发挥自己的全部实力。

  Intel给出的答案是BBUL封装(Bumpless Build-Up Layer,无凸块增层),这是一种很合理也很美好的技术。目前是的FCPGA封装怎样呢?核心在封装的最上面,通过焊锡凸块和金属互连层连接,信号也是以这样的途径再由通道进入底层以及针脚。通过这种封装方式,芯片的高度就有2mm,1mm为核心的厚度,1mm为焊锡凸块。芯片开放式的上部表面可以获得更好的散热效果。不过这种技术也存在这继续提高的地方。

  而BBUL封装的关键在于芯片直接放入封装中,这样处理器的高度被大大降低,封装也轻了不少,对于移动设备更加适用。所有的金属互连层都位于底部,处于芯片和针脚之间。这里不再需要有机物,信号可以直接通过,使得系统更加稳定。同样由于没有接触垫,工程师们可以安排上更多的互连电路。

  退耦电容(decoupling capacitors)可以和芯片更为接近,这样功耗就降低了不少。使用这种技术,还可以将多个芯片封装在一起:处理器、内存、显示芯片以及芯片组。这样的产品由很多好处,Intel计划在2005-2006年开始在商业上采用。对于更远的前景而言,Intel正在找寻硅的替代品,Intel正和哈佛大学一起研究硅制纳米纤维(silicon nanofiber)和碳制纳米管道(carbon nanotubes),这也许是Intel在2010后的发展方向。

  AMD:继续进步

  AMD是Intel的老对手了,他们在生产潜力和新技术开发上都要落后于Intel。不过这是很自然的事情,两家公司的投资的重点是完全不一样的。AMD只有两家工厂生产处理器,并且其中的一个,也就是著名的Fab25工厂主要进行Flash芯片的制造,目前AMD主要的芯片制造都放在了德国德累斯顿(Dresden)的Fab30工厂中完成。

  AMD的无尘实验室

  在0.25微米制程上,AMD和Intel在技术上处于同一水平,不过在向0.18微米转移时落在了后面。在感觉无法独自赶上Intel之后,AMD和摩托罗拉建立了战略合作伙伴关系。摩托罗拉拥有很多先进的电子制造技术,用于Apple电脑PowerPC的芯片HiPerMOS7(HiP7)就是他们完成的;AMD在获得授权后一下子就拥有了很多新技术,其中部分技术甚至比Intel的0.13微米技术还要好。

  首先,AMD获得授权的技术只需要用到248纳米的激光刻蚀设备,生产成本很低(这也是AMD最重要的竞争力)。同时这也使得AMD可以更快的开始生产,AMD也将在关键部位上采用193纳米的设备,就像Intel那样;其次,HiP7处理器制造工艺对设备的要求没有Intel的0.13纳米处理器(P860)那样严格:通道长度只需要80纳米就足够了,而不是Intel的70纳米,同时门极下的氧化层宽度也只需要保证1.8/2.5纳米,而不是Intel那样的1.5/2.4纳米;再则,HiP7可以使用最多9层的铜制互连,大大超过Intel的P860的6层。

  最后,HiP7使得AMD在处理隔离晶体管之间互连的绝缘问题上具有两个选择:或是K值为3.7的氟化的硅酸盐玻璃(Fluorinated Silicate Glass),或是使用K值小于3的低K值原料(也就是黑钻石)。Intel在P860上使用的则是K值为3.6的标准氟化硅酸盐玻璃。这一技术的影响很类似于处理器从铝变为铜的改变。由于摩托罗拉的关系,AMD在这里取得了大大的突破,成为第三家使用低K值介电体的CPU制造商(前两个是IBM和摩托罗拉),而Intel要在90纳米制程上才会放弃目前的的氟化硅酸盐玻璃。

  现在,AMD已经开始着手准备下一代的HiP8技术,这一技术将对抗的是Intel的90纳米的P1262工艺。目前,AMD已经做出了样品,Fab30按照计划将在2004年底开始使用HiP8。AMD又有机会领先Intel一步了。

  而且,AMD也将在HiP8中使用SOI技术,而不像Intel那样只准备用在1000Ghz的晶体管上。从理论上来讲,AMD已经开始逐步在他们的0.13微米制程上使用这一技术,HiP7允许这样。这样做同时也会伴随着晶体管外部阻抗上升到一个目前无法接受的程度。不过AMD已经做好的准备,我们很快就讲见到更快频率的晶体管。从以往的经验我们可以知道,新的晶体管将使得性能增加20%,同时还将降低泄漏电流和门极宽度。

  AMD也在计划着未来,他们计划用高K值的金属硅酸盐(metal-silicate)绝缘材料取代目前的二氧化硅,这样将使得泄漏电流下降100倍,而不像Intel说的可以达到10000倍。

  同时,AMD还计划使用SiGe(锗化硅)来取代纯粹的硅来作为驱动电流的通道,和Intel在90纳米制程上采用的应变硅有些类似。不过下面这个物理现象将不能忽视:硅晶格会根据下面的元素的晶格调整自己(在这里就是锗了),并将延展一些。根据IBM的说法,这样潜在的阻抗将会比普通的硅下降70%,而晶体管性能将提高35%。

  应变硅

  AMD也在考虑多门晶体管,特别是双门的,这也和Intel喜爱的三门晶体管不同,没有上方的控制电极。AMD的这种鳍式场效晶体管(Fin Field-Effect transistor,FINFET)也就比Intel的更高一些,同时发送/接受电子束也要窄一些。该晶体管的宽度大约为门极宽度的1/3,这在光刻技术可以引起一些问题,同时也是少数的“小”而不“好”的情况之一。不过不管怎样,FINFET和其他的三维晶体管一样,相对于传统的晶体管都有很多的优势,特别是它缩小了通道长度。总的说来,AMD在手上有足够的筹码来回应Intel的1000GHz晶体管和三维晶体管。AMD的下一步将会离开摩托罗拉,而和IBM加强合作,HiP8可能会成为AMD和摩托罗拉合作的最后一项技术。

  IBM:投身纳米工艺研究

  IBM一直作为业界的技术领袖,他们是第一个使用铜互连、第一个使用低K值介电物质、第一个使用SOI等技术的公司。所以AMD才会选择了IBM来共同开发65纳米和45纳米制造技术。IBM的主流技术是蓝色逻辑系列的130纳米8SF技术,这也就是用来制造PowerPC和Power4芯片的技术,在这里包含了几乎所有IBM开发的技术。其中最先进的是IBM的蓝色逻辑Cu-08技术,可以做出包含7200万个晶体管(门极宽度为70纳米)的处理器,处理器的工作电压0.7V,而这里的数字“8”则表示芯片上的金属互连层数。在2002年12月,IBM收到的第一份Cu-08芯片的订单,这是Xilinix定购的FPGA封装90纳米晶体管。这些产品将在今年下半年的East Fishkill的工厂开始量产,该工厂耗资25亿美元,可以提供300mm晶园和90纳米制造技术的最佳结合,并可以加入SOI和低K值介电技术。

  IBM希望可以在未来保持自己的技术优势,他们的多层结构可以节省芯片空间,并降低互连长度,不过IBM对其散热性还有些顾虑。他们采用的同样是SiGE(锗化硅)晶体管,也就是在硅晶元上增加一个锗化硅层。这种技术成本较高,是IBM在80年代早期开发出来的,现在被称为RF CMOS。不过,这种晶体管还是找到了它们发挥的地方,尤其是在通讯设备领域,它们相对于传统晶体管具有工作频率高、耗电小的优点。

  IBM同时称他们将会像客户提供工作频率达到350GHz的锗化硅晶体管,采用的技术是BiCMOS 9HP(该技术可以将一个双极锗化硅晶体管和普通的硅CMOS晶体管做到单个设备上)。当然,那些不需要这么高频率的客户,可以得到通常频率但是电压更低也更节能的产品。

  我们在前面的叙述中就提到过纳米技术将在2010年取代今天的光刻技术。EUV将延长目前晶体管的使用时间,尽管现在的晶体管开始转向三维和多层。它们可以将门极宽度提高到30纳米,然后再也无法突破。这是条死路,特别是在商业上。纳米技术才能带来未来,使用该技术之后:晶体管就不是印刷在硅晶元上,而是光刻技术使得他们从自组织模块中显露出来。

  IBM对于碳制纳米管道有着特别的兴趣。碳制纳米管道是由NEC的Sumio Iijima在1991年发现的,当时他正在一个电子显微镜下工作观察石墨阴极沉淀物。Iijima在看见沉淀物的同时也发现了一些没有记录过的构造。NEC在此之后开始详细的研究,并发现他们可以通过改变沉淀反应的环境而大量制造这样的管道。

  原先只有多层样本的记录,不过在多家公司加入研究后几年,大家发现这些管道可以在增加每种物质(例如钴)后形成单层的管道。诺贝尔化学家得主Rachard E.Smalley在1996年修改了制造方法,使得纳米管道成簇出现,从而形成了绳状。不过最后的混合物包括碳制和金属两种管道。IBM在近期报告说他们找到了一个消除金属管道的方法,这在微电子工艺的纳米管道上是一个很大的进步。

  纳米绳索

   现在的技术已经达到可以选择管道原料、导电性,甚至可以将这些管道在电子显微镜下组成一个晶体管。不过科学家承认在商业应用前还需要做出更大的突破才行。在纯粹的纳米管道出现之前,我们可能会看到一些过渡期间的产品,比如用纳米管道混杂其他组成的高密度均一物质(缓存等)。

  另一个相近的选择是纳米纤维,这是一种用硅和SiGe在纤维上延长轴分层排列组成的真正细小的纤维。通过改变某些部分的数量,就可以达到任何半导体设备,可以在目前可容纳百万晶体管的地方防止10亿以上的晶体管。

  制造纳米纤维的过程类似于纳米管道:脉冲激光–消融–化学蒸气–沉积。硅晶园是由最薄的一层金覆盖的,在加热后,金薄膜熔化成纳米级的滴状;然后将硅和锗的蒸气导入这些滴状金中得到产品。整个过程都是可以控制的,当激光关闭后,只有硅蒸气和金堆积起来,而激光开启是硅和锗都会堆积。科学家称特定的纳米纤维结构是在程序化的激光帮助下完成的。

  纳米纤维,暗色条纹为锗化硅,而浅色条纹为纯硅

  目前可以做到的是在1个小时中做出上百万个纳米纤维,而成本并不高。这可是一个关键因素。不管纳米管道和纳米纤维哪个可以获胜,它们都将大大提高晶体管的密度,并大大降低制造成本。

  TSMC(台积电)以及UMC(联华电子)

  谈到现代技术已经不能忽视亚洲。台湾地区就有两个半导体大型厂商UMC(联华电子)和TSMC(台积电)。这两家厂商和上面的三家不同,他们没有自己品牌的产品,而是为其他公司提供生产服务。通常两家公司都是在一起考虑的,不过TSMC稍稍领先于UMC。TSMC成立于1987年,现在拥有7家200mm晶园厂和2家300mm晶园厂。他们最高技术是0.13微米制程,低K值介电、80纳米门极宽度、8层铜互连。他们发展很快,相应的产品是在2000年末开始的,VIA的C3处理器就是他们做的。不幸的是,我们现在不能说他们的这项技术很成功:他们无法满足nVidia的需要,而使得后者选择了IBM作为自己的第二个生产商。

  不管怎样,我们不能以一次事件断定整个技术。这种事情的发生也有部分原因在于nVidia的轻率。TSMC目前正在开始向90纳米制程进军,他们的首款产品可能是Nexsys处理器。这款处理器可以使用不同宽度的氧化物晶体管(准确的说可以有三种)。他们可以据此做出高频率、高能耗的晶体管,也可以做出普通而经济的产品。

  TSMC的产品晶体管通道长度符合美国公司的50纳米,互连层(使用低K值(<2.9))9层,他们的唯一对手就是IBM。和IBM一样,ISMC也计划在今年下半年开始生产Nexsys芯片。不过TSMC同时提供的多种产品以满足不同客户的需要,他们同时也提供锗化硅BiCMOS设备。

  该公司对他们的研发活动相当的保密,同时会通过65纳米制程和飞利浦、ST Microelectronics两家加强合作关系,希望可以在技术上保持领先。对于UMC而杨,情况也是差不多,只是规模更小,他们的研发中心每年的经费为2.5亿美元(Intel的可是40亿美元)。UMC也有过不成功的合作经历(和AMD)。尽管有些晚,UMC还是掌握了0.13微米制造技术,8层铜互连,低K值介电材料(K=2.7),两种晶体管,第一个订单来自Xilinix。尽管他们的0.13微米技术并不落后,不过相对于竞争对手而言他们的动作有些慢了。也许这也是AMD重选合作者的原因。

  另一方面,UMC已经开始生产90纳米技术样品L90。这款样品具有很高的竞争性,具有9层金属互连和晶体管中具有三种不同的氧化物。唯一的问题就是UMC的这款L90能否在今年开始商业生产。UMC一向以创新性闻名(他们的专利比其他台湾厂商多出一截),不过在将研究化为实际产品上就要慢很多了。

  和TSMC一样,UMC也必须具有生产多种产品的能力。他们在今年下半年可以开始0.18微米锗化硅BiCMOS产品的制造,而现在使用的35微米的技术则要放弃了。这种新一代的CMOS技术L65将在2005年出开始使用,该技术使用的是65纳米制造技术,UMC同时可能在其中应用SOI技术。

  不管和AMD之间发生了什么,UMC在业界还是有不少朋友的。他们的关键伙伴之一就是Infineon,2000年UMC和Infineon(同时包括IBM)开始共同开发新技术。Infinoen在新加坡同UMC一到建立了一家工厂,并共同组成了一个小组开发300mm晶园上的65纳米和45纳米技术。除此以外,UMC还和ST Microelectronics、Intel、TI、AMD、摩托罗拉在基础研究领域有着广泛的合作。

  结论

  我们已经对目前领先的公司的芯片制造技术做了一个简单的介绍,这5家公司可以很好的反映出业界的现状,他们的计划在绝大程度上决定了整个半导体业界的未来。需要指出的是,尽管UMC和TSMC对业界也有一定的影响,不过我们还是应该对业界巨人IBM和Intel投入更多的关注,因为他们是真正业界的主导者。

  总结一下,我们可以得出如下的结论:

  1、芯片互连层在近一段时间来一直是一个对晶体管间信号传输速度起着负面影响的问题。不过现在我们发现可以通过使用低K值介电材料来解决这个问题。

  2、氧化层的厚度作为决定晶体管性能的重要参数,对于二氧化硅材料而言已经接近了它的最小值。下一代的晶体管将使用的是其它材料,也就是具有更好的绝缘性的高K值介电材料。

  3、SOI技术将在90纳米以及更细微的制造技术上发挥作用,来缓解泄漏、提高晶体管性能。

  4、处理器上不断增加的晶体管数量需要使用更多的金属互连层,一些公司已经开始使用9层互连层。

  5、锗元素将会使得晶体管工作频率进一步提高,应变硅技术和锗化硅结构将在未来发挥作用。

  6、光刻技术将实现用157纳米设备完成65纳米产品,用EUV技术完成45-30纳米产品。

  7、为了提高晶体管频率,厂商不得不转到三维晶体管上去,会在性能和功耗上都取得突破性进展。

  8、芯片上不断增加的晶体管需要用到更为适合的封装技术,现有的已经无法满足需要。

2006年4月28日

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