本打算本周之内把毕设做完，因为还有好多其他事情要办。但是现在发现这个目标很难实现了。
昨天晚上去找了导师，本来我已经写好了一个程序，已经调试通过，只是符合语法规范但不符合编程习惯，另外，还有一些控制模块没写好。所以老师要我改。
今天我改了好久，符合语法和习惯，编译通过了，却无法仿真。郁闷啊，我也不知道怎么改。对这个Verilog HDL我也是这学期才开始学的。好多浅规则在书上根本找不到。看别人的程序更是一头雾水。
先把论文的其他部分完成了吧——那倒是比较容易的。
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